Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации




Скачать 115.76 Kb.
НазваниеПроектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации
Дата22.12.2012
Размер115.76 Kb.
ТипДокументы
ПроектированиЕ СФ-блоков ФАПЧ для систем синхронизации интегральных устройств обработки информации

В.Д. Байков, А.А. Гармаш, А.А. Самонов, А.Н. Севрюков

Московский инженерно-физический институт (государственный университет),

aag@kaf3.mephi.ru

Эффективным и универсальным средством синхронизации современных сложно функциональных (CФ) интегральных систем обработки информации являются программируемые синтезаторы частоты со структурой фазовой автоподстройки (далее - ФАПЧ) [1]. ФАПЧ (в зарубежной литературе Phase- Locked Loop (PLL)) идеально соответствует концепции создания СБИС типа «система на кристалле». Наличие ФАПЧ в составе СБИС позволяет повысить быстродействие и снизить потребляемую СБИС мощность.

В докладе представлен разработанный метод проектирования ФАПЧ с целочисленным коэффициентом (Integer-N PLL), предназначенных для решения задач синхронизации высокопроизводительных устройств микропроцессорного типа с тактовыми частотами 1 МГц - 1 ГГц, в том числе для синхронизации стандартных аудио устройств.

Сущность метода проектирования состоит в повторном (многократном) использовании устойчивых сочетаний блоков, отлаженных и верифицированных моделей, разработанных библиотек специализированных цифровых и аналоговых элементов, накопленных и проверенных схемотехнических и конструктивно-топологических решений. Смешанное моделирование ФАПЧ выполняется как средствами САПР, так и при помощи специально разработанных программ C.

Созданные средства и база данных САПР обеспечивают короткие сроки проектирования ФАПЧ для указанного частотного диапазона. Адаптация функции ФАПЧ к особенностям технического проекта, параметрам конкретной технологии осуществляется на основе разработанных программ расчета и оптимизации блоков, а также методом масштабирования.

Метод проектирования ориентирован на классическую архитектуру ФАПЧ (рис.1), представляющую петлю отрицательной обратной связи (ОС), в которой уравниваются поделенные частоты:



Рис. 1. Классическая архитектура ФАПЧ


fГУНN=foM, (1)


где

fГУН – частота задающего генератора, управляемого напряжением (ГУН);

fo – эталонная (опорная) частота, обычно генерируемая внешним кварцевым резонатором;

N, M – коэффициенты деления.

Выходной сигнал ФАПЧ формируется из поделенной частоты ГУН:

f=fГУНK. (2)

Цифровая часть ФАПЧ представляется делителями частоты с программируемыми коэффициентами (N, M, K). Состав аналоговой части:

  • стабилизированный блок задания электрического режима (напряжений смещения);

  • фазочастотный детектор (ФЧД);

  • зарядно-разрядный блок;

  • фильтр нижних частот 2-го порядка (ФНЧ: интегрирующая емкость C, демпфирующая цепь CДRД).

Все блоки ФАПЧ интегрированы в кристалле.

Основные характеристики ФАПЧ:

  • Набор синтезируемых частот (частотный диапазон, шаг изменения частоты).

  • Параметры фазового соответствия эталонного и синтезируемого сигналов (фазовый шум, джиттер).

  • Быстродействие (время вхождения в заданный режим).

  • Форма выходного сигнала (меандр). Параметры задающего генератора (ГУН).

  • Потребление энергии.

  • Параметры интерфейса для программирования и тестирования.

Математическая модель ФАПЧ представляется нормализованной переходной характеристикой (в операторной форме):

, (3)

где

p – оператор (j - в частотной области);

I – зарядно-разрядный ток интегрирующей емкости C;

 - крутизна вольтчастотной характеристики ГУН, приведенная к входу ФЧД (поделенная на N).

На основании (3) можно определить собственную частоту джиттера ФАПЧ:

j2IC. (4)

Оптимизация ФНЧ (CДRД1/j) обеспечивает апериодический характер h(p) и быстрое установление запрограммированной частоты, что благоприятно отражается и на показателях джиттера.

Выражения (3), (4) идентичны результатам моделирования электрических схем ФАПЧ при условии:

jfФЧД, (5)

где fФЧД – частота сигналов на входах ФЧД (выражение (1)).

В случае нарушения условия (5) сказывается ступенчатый характер переходной характеристики (частота ступенек равна fФЧД): ухудшаются характеристики джиттера, возможен срыв генерации.

При проектировании ФАПЧ с широким диапазоном выходной или опорной частот предусматриваются меры автоматической подстройки переходной характеристики. В частности, как видно из (3) и (4), перепрограммирование коэффициента N и, соответственно, приведенной крутизны  изменяет характеристику h(p) в целом, а также собственную частоту j джиттера, что нарушает условие оптимизации. Один из методов коррекции переходной характеристики заключается в использовании коммутируемого набора демпфирующих резисторов RД с соответствующей логической схемой. Другой способ – программирование тока I.

В разработанных СФ-блоках процессорных ФАПЧ, с целью улучшения показателей джиттера, применена специальная логическая конструкция цифровой части, обеспечивающая минимальные изменения N в широком диапазоне синтезируемых частот (не свойственно зарубежным аналогам). На рис. 2 приведен пример конструкции цифровой части ФАПЧ диапазона частот 1-400 МГц.



Рис. 2. Логическая конструкция цифровой части ФАПЧ диапазона частот 1-400 МГц

Коэффициенты деления M и DNP эталонной и задающей частот программируются в соответствии с SEL[7:0] (Табл.1).

Таблица 1

Программирование частот и коэффициентов деления

SEL[7:0]

D

N

DNP

M

FOUT

(МГц)

FГУН

(МГц)

FФЧД

(кГц)

(255…201)

(1)

(255…201)

(1020…804)

(4)

(510…402)

(510…402)

(500)

200…80

1

200…80

800…320

4

400…160

400…160

500

79…32

2

79…32

632…256

4

158…64

316…128

500

31…16

4

31…16

496…256

4

62…32

248…128

500

15…8

8

15…8

480…256

4

30…16

240…128

500

7…4

16

7…4

448…256

4

14…8

224…128

500

3…2

32

3…2

384…256

4

6…4

192…128

500

1

64

2

512

8

2

128

250

0

64

2

512

16

1

64

125


Коэффициент K не зависит от D. Делитель частоты D компенсирует влияние коэффициента N на частоту джиттера

Fj ~ 1,

что улучшает условия демпфирования колебаний. Относительное изменение частоты джиттера в пределах перестройки ГУН не превышает 1.8 (поддерживается апериодический характер переходных процессов).

Наличие делителя частоты D практически не отражается на верхней границе частотного диапазона ФАПЧ: в высокочастотной области D=1, поэтому возможности ГУН используются полностью.

Цифровая часть СФ-блока аудио ФАПЧ специализирована под аудио стандарты:

  • опорная частота – 27МГц;

  • частоты дискретизации fs (sampling frequencies):

322p, 44.12p, 482p кГц (p0, 1, 2,…);

  • отношение частот ffs (системной и дискретизации):

2562q, 3842q (q0, 1, 2,…).

Программирование стандартных системных аудио частот синхронизации f в произвольном диапазоне требует ограниченного набора коэффициентов делителей M, N, K:

M=125m (m=15, 18, 20, 24, 27),

N=28n (n=49, 64),

K=2i (i – целое),

где m, n – программируемые секции делителей M, N.

Относительное изменение N при перепрограммировании аудио ФАПЧ не велико (64491.3), что позволяет обойтись без перестройки значения RД. Частота ГУН при указанном способе программирования заключена в диапазоне 131.072196.608 МГц.

Максимальная частота ФАПЧ ограничена характеристиками ГУН.

Разработаны и испытаны в тестовых кристаллах СФ-блоков ФАПЧ два основных варианта ГУН:

  • классический рециркулятор на дифференциальных каскадах с блоком управления и выходным транслятором-формирователем (Рис.3);

  • рециркулятор, реализованный по оригинальной схеме на инвертирующих элементах с регулируемым напряжением питания, с блоком управления и выходным транслятором-формирователем (Рис.4).






Рис. 3. Рециркулятор на дифференциальных каскадах с блоком управления



Рис. 4. Рециркулятор на инвертирующих элементах с выходным транслятором-формирователем


На рис. 5 представлены вольтчастотные характеристики (ВАХ) двух типов ГУН. На рис. 6 приведены временные графики токов питания ГУН на инверторах и дифференциальных каскадах при управляющем напряжении 2 В. Испытания выявили преимущества оригинальной конструкции по всем параметрам, однако, практический опыт в настоящее время слишком ограничен для окончательных выводов. Поэтому, для повышения надежности, в разработанных ФАПЧ используется ГУН на дифференциальных каскадах.




Рис. 5. Зависимость выходной частоты ГУН на инверторах (а) и на дифференциальных каскадах (б) от управляющего напряжения




Рис. 6. Ток питания ГУН на дифференциальных каскадах: fГУН580МГц (а), и Ток питания ГУН на инвертирующих элементах: fГУН1250МГц (б)

Одним из критических блоков в составе ФАПЧ является фазочастотный детектор (ФЧД) [2]. Низкая точность детектора обусловливает наличие мертвой зоны (dead zone) - нечувствительность к малой разности фаз – и способствует увеличению джиттера. Для реализации ФЧД избраны проверенные мировой практикой технологически подстраиваемые (на отсутствие “мертвой зоны”) электрические схемы. Рекомендацию одной из лучших имеет схема, приведенная на рис.7 [3].




Рис. 7. Фазочастотный детектор

В конструкции зарядно-разрядного блока (рис.6) применены схемы переключения постоянного тока на эквипотенциальные шины (входы дифференциального каскада с отрицательной обратной связью), что способствует понижению уровня шума и, следовательно, джиттера.




Рис. 8. Зарядно-разрядный блок


К средствам тестирования ФАПЧ относится схема формирования сигнала захвата фазы (PL). Разработанная схема не требует применения навесных компонентов (рис. 9), и включает в себя счетчик до 255 (count255). Емкость счетчика выбирается в соответствии с периодом собственного джиттера ФАПЧ. В микропроцессорных системах сигнал PL можно использовать для отключения тактируемых устройств на время вхождения ФАПЧ в заданный режим, что позволяет снизить энергопотребление системы.

На основании разработанного метода были спроектированы СФ-блоки ФАПЧ:

  • Процессорный ФАПЧ 1…400 МГц:

  • Процессорный ФАПЧ 1…31(10÷30)МГц

  • Звуковой ФАПЧ 2…100 МГц.

СФ-блоки реализованы по технологическим нормам 0,25 и 0,18 мкм. На рис.10 приведена топология процессорного ФАПЧ 1…400 МГц выполненного по нормам 0.18 мкм. Характеристики разработанных ФАПЧ не уступают зарубежным аналогам и приведены в табл. 2. На каждый ФАПЧ имеется техническая документация, оформленная в соответствии с требованиями к “Hard” СФ-блокам для проектирования СБИС типа “система на кристалле” [4].

Элементами технологии проектирования ФАПЧ являются:

  • Полная верифицированная электрическая схема каждого СФ-блока, оптимизированная и отмоделированная для выбранной базовой технологии и цифровой библиотеки с учетом конструктивных особенностей аналоговых блоков.

  • Топология аналоговых элементов и узлов СФ-блоков для выбранной базовой технологии.

Возможности использования данного метода проектирования в последующих разработках ФАПЧ основываются, прежде всего, на адаптации уже готовых схемотехнических и конструктивно-топологических решений к особенностям той или иной технологии.



Рис. 9. Схема формирования сигнала захвата фазы.




Рис. 10. Топология СФ-блока ФАПЧ 1-400 МГц (0.25 мкм)


Таблица 2

Характеристики СФ-блоков ФАПЧ

Тип ФАПЧ

Максимальный ток потребления (мА)

Площадь на кристалле

(мкм×мкм)

Джиттер

(пс)

ФАПЧ 1…400 МГц (0.25 мкм)

2.7

811×499

40÷90

ФАПЧ 1…400 МГц (0.18 мкм)

2

816×437

40÷90

ФАПЧ 1…31(10÷30)МГц (0.25)

8

811×499

40÷90

ФАПЧ 1…31(10÷30)МГц (0.18)

7

816×437

40÷90

ФАПЧ 2…100 МГц (0.25)

2.6

890×835

100÷500

ЛИТЕРАТУРА

  1. Chen O.T.-C. Sheen R.R.-B. A Power-Efficient Wide-Range Phase-Locked Loop // // IEEE Journal of Solid-State Circuits, 2001. - № 1. – V. 37. – С. 51-63.

  2. Lee J.,Kim B. A 250 MHZ low jitter adaptive bandwidth PLL // ISSC Dig. Tech. Papers, 1999. - № 2. –С. 346-348.

  3. Kishine K., Ishii K. Loop-Parameter Optimization of a PLL for a Low-Jitter 2.5-Gb/s One-Chip OpticaL Receiver IC With 1:8 DEMUX // IEEE Journal of Solid-State Circuits, 2001. - № 1. – V. 37. – С. 38-51.

  4. РТМ “Состав информации и форматы её передачи для аналого-цифровых СФ-блоков (вторая редакция)”, ШИЛГ 430109.002РМ.




Похожие:

Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconКурсовой проект по дисциплине проектирование автоматизированных систем обработки информации и управления ( проектирование асоиу)
Приведены методические указания по самостоятельному изучению дисциплины “Проектирование автоматизированных систем обработки информации...
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconБутаев М. М., Вашкевич Н. П., Гурин Е. И., Коннов Н. Н. Проектирование цифровых устройств на программируемых логических интегральных схемах: Учебное пособие
Бутаев М. М., Вашкевич Н. П., Гурин Е. И., Коннов Н. Н. Проектирование цифровых устройств на программируемых логических интегральных...
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconДипломное проектирование для студентов специальности «автоматизированные системы обработки информации и управления» Могилев 2008 удк 621. 01
Изложены этапы проектирования систем обработки данных с использованием современных case-систем. Приведена последовательность построения...
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconМетодические указания по выполнению курсовой работы по дисциплинам «Теоретические основы автоматизированного управления» «Проектирование автоматизированных систем обработки информации и управления»
Специальность 230102 «Автоматизированные системы обработки информации и управления»
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconРабочая программа По дисциплине “Организация ЭВМ и систем” Для специальности: 230102 “Автоматизированные системы обработки информации и управления”
Целью дисциплины является ознакомление студентов с основными принципами организации аппаратного обеспечения ЭВМ и систем, принципами...
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconРабочая программа дисциплины «Проектирование мехатронных систем»
Целью освоения дисциплины «Проектирование мехатронных систем» является формирование у аспирантов знаний и компетенций в области проектирования...
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconПримерная программа дисциплины «Схемотехника телекоммуникационных устройств» Рекомендуется для направления подготовки
Студенты должны также ознакомиться с особенностями микроминиатюризации рассматриваемых устройств на базе применения соответствующих...
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconРабочая программа учебной дисциплины «программные средства моделирования»
Целью дисциплины является изучение типовых программных средств моделирования электронных цепей, простейших электронных устройств,...
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconПояснительная записка рабочая программа учебной дисциплины «Интерфейсы периферийных устройств»
Целью дисциплины является изучение студентами методов построения интерфейсов пу и их типовых схемотехнических решений, электронных...
Проектирование сф-блоков фапч для систем синхронизации интегральных устройств обработки информации iconМетодические указания к курсовому проектированию по дисциплине
Проектирование автоматизированных систем управления непрерывными технологическими процессами" для студентов специальности "Автомати­зированные...
Разместите кнопку на своём сайте:
Библиотека


База данных защищена авторским правом ©lib.znate.ru 2014
обратиться к администрации
Библиотека
Главная страница