Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx”




Скачать 426.57 Kb.
НазваниеКонтрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx”
страница1/4
Дата27.11.2012
Размер426.57 Kb.
ТипКонтрольная работа
  1   2   3   4


Министерство образования Республики Беларусь

Белорусский Государственный Университет

Информатики и Радиоэлектроники


Кафедра _______


КОНТРОЛЬНАЯ РАБОТА


по предмету

САПР ЦУ

На тему “ Проектирование цифровых схем

с помощью САПР Webpack ISE серия Virtex ll фирмы Xilinx”


Выполнил: Проверил:

студент ФЗиДО проф. Прищепа С.Л.

группы 403001


Минск 2009

Содержание:



Введение

3

Серия VIRTEX

4

Основные особенности семейства Virtex

5

Архитектура ПЛИС семейства Virtex

8

Архитектура матриц Virtex-ll и Virtex-ll Pro

13

Основные характеристики пакета WebPACK ISE

14

Установка пакета WebPACK ISE

14

Пользовательский интерфейс пакета WebPACK ISE

15

Этапы проектирования цифровых устройств на базе ПЛИС Xilinx

17

Краткая методика работы с проектом в среде пакета WebPACK ISE

18

Заключительные рекомендации

21



Введение


Программируемые логические интегральные схемы становятся в последнее время все более распространенной и привычной элементной базой для разработчиков цифровых устройств. Последние годы характеризуются резким ростом плотности упаковки элементов на кристалле, многие ведущие производители либо начали серийное производство, либо анонсировали ПЛИС с эквивалентной емкостью более 1 миллиона логических вентилей.

В конце 1970 годов на рынке появились ПЛИС, имеющие программируемые матрицы "И" и "ИЛИ". В зарубежной литературе эти архитектуры FPLA (Field Programmable Logic Array) и FPLS (Field Programmable Logic Sequensers). В те времена отечественная электронная промышленность была еще «на плаву» и вскоре появились отечественные схемы K556PT1,PT2,PT21. Недостаток такой архитектуры – слабое использование ресурсов программируемой матрицы «ИЛИ». Идя по пути совершенствования такой архитектуры, разработчики ПЛИС предложили более простую и изящную архитектуру - архитектуру программируемой матричной логики (PAL - Programmable Array Logic и GAL – Gate Array Logic) - это ПЛИС, имеющие программируемую матрицу "И" и фиксированную матрицу "ИЛИ", у ПЛИС GAL на выходе имеется триггер. К этому классу относятся широкая номенклатура ПЛИС относительно небольшой степени интеграции. В качестве примеров можно привести отечественные ИС КМ1556ХП4, ХП6, ХП8, ХЛ8, ранние разработки (середина – конец 1980-х годов) ПЛИС фирм INTEL, ALTERA, AMD, LATTICE и др. Помимо PAL и GAL архитектур, были разработаны ПМЛ, имеющие только одну программируемую матрицу "И", например, схема 85C508 фирмы INTEL. Другим подходом к уменьшению избыточности программируемой матрицы «ИЛИ» является так называемая программируемая макрологика. ПЛИС, построенные по данной архитектуре содержат единственную программируемую матрицу "И-НЕ" или "ИЛИ-НЕ", но за счет многочисленных инверсных обратных связей способны формировать сложные логические функции.

К этому классу относятся, например, ПЛИС PLHS501 и PLHS502 фирмы SIGNETICS, имеющие матрицу "И-НЕ", а также схема XL78C800 фирмы EXEL, основанная на матрице "ИЛИ-НЕ. Выше перечисленные архитектуры ПЛИС содержат небольшое число ячеек, к настоящему времени морально устарели и применяются для реализации относительно простых устройств, для которых не существует готовых ИС средней степени интеграции. Естественно, для реализации серьезных алгоритмов управления или ЦОС они не пригодны.

В начале 1980 годов на мировой рынок микроэлектронных изделий выходят три ведущие фирмы – производители ПЛИС. В июне 1983 года основана фирма Altera Corporation, (101 Innovation Drive, San Jose, CA 95134, USA, www.altera.com), в феврале 1984 компания Xilinx, Inc. (2100 Logic Drive, San Jose, CA 95124-3400, USA, www.xilinx.com), в 1985 году - Actel Corporation (955 East Arques Avenue, Sunnyvale, CA 94086-4533, USA, www.actel.com).

Эти три компании занимают до 80-85% всего рынка ПЛИС и являются основными разработчиками идеологии их применения. Если ранее ПЛИС являлись одним из множества продуктов, выпускаемых такими гигантами, как Intel, AMD и др., то начиная с конца 1980 годов на рынке ПЛИС происходит специализация и законодателями мод являются фирмы, специализирующиеся только на разработке и производстве ПЛИС.С появлением новых производителей появились и новые архитектуры. ИС ПМЛ имеют архитектуру, весьма удобную для реализации цифровых автоматов. Развитие этой архитектуры – CPLD (Complex Programmable Logic Devices) - ПЛИС, содержащие несколько логических блоков (ЛБ), объединенных коммутационной матрицей. Каждый ЛБ представляет собой структуру типа ПМЛ, т.е. программируемую матрицу "И" и фиксированную матрицу "ИЛИ". ПЛИС типа CPLD, как правило, имеют довольно высокую степень интеграции (до 10000 эквивалентных вентилей, до 256 макроячеек). К этому классу относятся ПЛИС семейства MAX5000 и MAX7000 фирмы ALTERA, схемы XC7000 и XC9500 фирмы XILINX, а также большое число микросхем других производителей (Atmel, Vantis, Lucent и др.)

Кристаллы, выпускаемые фирмой Xilinx, в полной мере реализуют преимущества ПЛИС по сравнению с «жесткой логикой»:

  • высокое быстродействие;

  • возможность перепрограммирования непосредственно в системе;

  • высокая степень интеграции, позволяющая разместить цифровое устройство в одном кристалле и тем самым снизить время и затраты на трассировку и производство печатных плат;

  • сокращение времени цикла разработки и производства устройства;

  • наличие мощных инструментов САПР, позволяющих устранить возможные ошибки в процессе проектирования устройства;

  • сравнительно низкая стоимость (в пересчете на один логический вентиль);

  • возможность последующей реализации проектов ПЛИС для серийного производства в виде заказных СБИС, что позволяет значительно снизить их себестоимость.

    До недавнего времени, несмотря на все достоинства ПЛИС Xilinx, существовало обстоятельство сдерживающее их применение (особенно недорогих кристаллов при разработке несерийных устройств) — необходимость дополнительных затрат на приобретение пакета программных средств проектирования и программирования. Чтобы устранить это препятствие, фирма Xilinx предоставила разработчикам возможность использовать бесплатное программное обеспечение — пакет WebPACK™ ISE™ (Integrated Synthesis Environment).

   


Серия VIRTEX


В состав FPGA-микросхем серии входят четыре семейства: Virtex, Virtex-E, Virtex-ll и Virtex-ll Pro. Выпущенные в конце 1998 года микросхемы серии Virtex позволили расширить традиционные свойства ПЛИС FPGA-типа за счет мощного набора свойств, позволяющих решать проблемы проектирования высокопроизводительных систем. FPGA-микросхемы серии характеризуются гибкой архитектурой, состоящей из матрицы конфигурируемых логических блоков (Configurable Logic Blocks - CLB), окруженных программируемыми блоками ввода-вывода (Input-Output Blocks - ЮВ). Специальная логика ускоренного переноса для выполнения высокоскоростных арифметических операций, специальная поддержка умножителей, каскадируемые цепочки для функций с большим числом входов, многочисленные регистры/защелки с разрешением тактирования и синхронным/асинхронным сбросом и установкой, внутренние шины с тремя состояниями обеспечивают баланс быстродействия и плотности упаковки логики. Иерархическая система элементов памяти микросхем серии включает: распределенную память на базе четырехвходовых таблиц преобразования (4-LUT - Look-Up Table), конфигурируемых либо как 16-бит ОЗУ, либо как 16-бит сдвиговый регистр; встроенную блочную память (каждый блок конфигурируется как синхронное двухпортовое ОЗУ) и интерфейсы к модулям внешней памяти. ПЛИС серии поддерживают большинство стандартов ввода-вывода (технология SelectIO™), a FPGA более поздних семейств - стандарты дифференциальной передачи сигналов - LVDS (Low-Voltage Differential Signaling), BLVDS (Bus LVDS), LVPECL (Low-Voltage Positive Emitter-Coupled Logic). Предусмотрены быстродействующие встроенные цепи управления синхронизацией. Проектирование осуществляется работающим на ПК или рабочей станции пакетом программного обеспечения ISE (Integrated Software Environment): ISE BaseX, ISE Foundation, ISE Alliance. Производятся микросхемы серии Virtex с топологическими нормами 0,22-0,15 мкм и многослойной металлизацией. Все микросхемы серии проходят 100%-ное заводское тестирование.

Рассмотрим подробнее основные семейства микросхем, входящих в серию Virtex.

Семейство Virtex - четвертое поколение FPGA-микросхем после выпуска в 1984 году первой ПЛИС этого типа. FPGA-микросхемы семейства впервые позволили реализовать не только обычные логические функции, но и операции, выполняемые до сих пор отдельными специализированными изделиями. Благодаря появлению семейства Virtex FPGA-микросхемы перешли из разряда связующих логических схем в разряд программируемых устройств, служащих центром цифровых систем.


Основные особенности семейства Virtex:


Программируемые пользователем логические интегральные схемы, рекомендуемые для замены ASIC (applications specific integrated circuit - специализированная интегральная схема)

Логическая ёмкость от 50К до 1М системных вентилей

Системная производительность до 200МГц

Поддержка функции Hot-swap для Compact PCI

Технология Virtex SelectI/O поддерживает 17 различных стандартов по вводу-выводу, среди которых LVTTL, LVCMOS2, PCI33_5, PCI66_5, PCI33_3, PCI66_3, GTL, GTL+, SSTL2(I), SSTL2(II), SSTL3(I), SSTL3(II), HSTL(I), HSTL(II), HSTL(III), AGP, CTT

Четыре специальных схемы автоподстройки задержек (DLL) для улучшенного управления тактированием (Умножение, деление, сдвиг фазы тактовых частот).

Четыре основные сети глобального распределения сигналов тактирования с малыми разбегами фронтов, плюс 24 дополнительные локальные тактовые линии

Иерархическая 3-х уровневая система элементов памяти:

- реализация на базе 4-х входового функционального генератора (4-LUT - LookUp Table) конфигурируемого либо как 16 битовое ОЗУ, либо как 16 битовое двухпортовое ОЗУ, либо как 16-ти битовый сдвиговый регистр

- встроенная блочная память, каждый блок конфигурируется как 4К-бит синхронное двухпортовое ОЗУ

- быстрые интерфейсы к внешним высокопроизводительным ОЗУ или ПЗУ

Специальная логика ускоренного переноса для высокоскоростных арифметических операций

Специальная поддержка умножителей

Каскадируемые цепочки для функций с большим количеством входов

Большое число регистров с разрешением тактирования и синхронные/асинхронные цепи установки и сброса

Внутренние шины с тремя состояниями

Логика переферийного сканирования в соответствии со стандартом IEEE1149.1

Поддерживается системами проектирования Xilinx ISE

Производятся по технологии 0.22мкм SRAM кМОП с 5-ти слойной металлизацией

100% фабричное тестирование


Таблица 1. Параметры микросхем семейства Virtex

Параметр

XCV50

XCV100

XCV150

XCV200

XCV300

XCV1000

XCV1000

XCV800

XCV150

Матрица КЛБ

16x24

20x30

24x36

28x42

32x48

40x60

48x72

56x84

64x96

Число логических ячеек

1728

2700

3888

5292

6912

10800

15552

21168

27648

Число системных вентилей

57906

108904

164674

236666

322970

468252

661111

888439

1124022

Объем блочной памяти, бит

32768

40960

49152

57344

65536

81920

98304

114688

131072

Объем распределенной памяти, бит

24576

38400

55296

75264

98304

153600

221184

301056

393216

Число DLL-элементов

4

Число поддерживаемых стандартов ввода-вывода

17

Градация по быстродействию, класс

4,5,6

Число пользовательских контактов, макс. (МЧПК)

180

180

260

284

316

404

512

512

512

МЧПК в корпусах CS144 (12x12 мм)

94

94

_

_

_

_

_

_

_

TQ144 (20x20 мм)

98

98

-

-

-

-

-

-

-

PQ240/HQ240 (32x32 мм)

166

166

166

166

166

166

166

166

-

BG256 (27x27 мм)

180

180

180

180

-

-

-

-

-

BG352 (35x35 мм)

-

-

260

260

260

-

-

-

-

BG432 (40x40 мм)

-

-

-

-

316

316

316

316

-

BG560 (42,5x42,5 мм)

-

-

-

-

-

404

404

404

404

FG256 (17x17 мм)

176

176

176

176

-

-

-

-

-

FG456 (23x23 мм)

-

-

260

284

312

-

-

-

-

FG676 (27x27 мм)

-

-

-

-

-

404

444

444

-

FG680 (40x40 мм)

-

-

-

-

-

-

512

512

512



Пример обозначения:



Изготавливаются микросхемы семейства по 0,22-мкм КМОП-технологии с пятислойной металлизацией.

  1   2   3   4

Похожие:

Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” iconУчебное пособие «Проектирование цифровых и аналого-цифровых узлов в сапр orca 1»
Учебное пособие «Проектирование цифровых и аналого-цифровых узлов в сапр orca 1». Таганрог: Изд-во трту, 2002. 31 с
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” icon05. 13. 12 Системы автоматизированного проектирования
Сапр как объект проектирования. Принципы создания сапр. Состав и структура сапр. Классификация сапр. Взаимодействие сапр с другими...
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” icon“сапр web pack ise. Этапы и технология проектирования устройств на базе плис. Примеры проектирования логического проекта.”
Данный доклад знакомит с сапр web pack ise. Этапами проектирования устройств на базе плис
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” iconПрограмма-минимум кандидатского экзамена по специальности
Сапр, архитектурные, конструкторские подсистемы сапр, подсистемы строительного производства сапр, подсистемы инженерного оборудования...
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” iconВиды обеспечения сапр. Классификация сапр
Базовые технологии проектирования сапр/астпп/саит. Структура процесса проектирования модуля электронно-вычислительной техники
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” iconРуководство к практическим занятиям «Проектирование плис с использованием сапр orcad 1»
Руководство к практическим занятиям «Проектирование плис с использованием сапр orcad 1» по курсам «Применение микросхем и микропроцессоров»,...
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” iconПрограмма вступительного экзамена в аспирантуру по специальности
«Модели и методы анализа проектных решений», «Интеллектуальные подсистемы сапр», «Геометрическое моделирование в сапр», «Автоматизация...
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” iconВиды обеспечения сапр классификация сапр
«Конструкторско-технологическое обеспечение производства эвм» для групп с-84, с-85
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” iconИнформационное обеспечение сапр
...
Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем с помощью сапр webpack ise серия Virtex LL фирмы Xilinx” iconЛабораторная работа №1 по дисциплине: «Моделирование систем» На тему: «Разработка технической документации алгоритмического обеспечения систем управления средствами сапр»
Освоение навыков разработки документации по алгоритмическому обеспечению систем автоматизированного проектирования систем управления,...
Разместите кнопку на своём сайте:
Библиотека


База данных защищена авторским правом ©lib.znate.ru 2014
обратиться к администрации
Библиотека
Главная страница