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Universidade Federal de Pernambuco

Graduação em Engenharia da Computação

Centro de Informática








Implementação de Módulo DSP em FPGA, utilizando o barramento PCI, para soluções de alto desempenho

Trabalho de Graduação


Aluno: Rodrigo Camarotti Ferreira da Rocha (rcfr@cin.ufpe.br)

Orientador: Manoel Eusébio de Lima (mel@cin.ufpe.br)


Janeiro de 2008


Agradecimentos


Primeiramente, agradeço a minha família, meu pai, minha mãe e meu irmão. Foram eles que sempre estavam presentes nos momentos mais difíceis da minha vida, sempre me apoiando, me dando conselhos e força para continuar prosseguindo. Estou acabando a graduação, uma parte por mérito meu, mas também pela grande educação que meus pais me deram durante meu crescimento, me mostrando o mais correto a ser feito, assim como me mostrando a ser uma pessoa honesta, modesta, simples, resumindo, uma pessoa do bem. Agradeço também a todo o resto da minha família, que me proporcionou algum aprendizado, alegrias e momentos especiais, me transformando na pessoa que sou hoje.

Gostaria de agradecer também a minha namorada, Vanessa, que esteve comigo durante todo esse “episódio” da minha vida, que foi a graduação. Ela esteve sempre ao meu lado, me apoiando, e acima de tudo, tornando os momentos difíceis, aborrecedores e chatos, mais alegres, felizes e prazerosos. Parte dessa vitória, e de várias outras da minha vida, também é dela.

Agradeço, também, aos amigos que fiz durante esse “episódio” e aos amigos que já possuía, amigos estes, que também são responsáveis por essa vitória. Sem eles não teria conseguido passar por algumas cadeiras nessa graduação e não chegaria nesse ponto. Amigos que fazem a felicidade do fim de semana, com churrascos, jantares e cachaças. Em especial, agradeço a Rodrigo Pimentel e Bruno Holanda. Juntos nós fizemos com que esse projeto de Trabalho de Graduação funcionasse, justificando assim, todo o trabalho e fins de semana passados realizando-o.

Agradeço a Deus por ter me dado uma força especial nos momentos mais difíceis e por ter me dado calma nos momentos mais desesperadores.

Por fim, agradeço ao Professor Manoel Eusébio, por ter me dado oportunidade de trabalhar em tal projeto, e por ter nos apoiado e dado suporte para que conseguíssemos realizá-lo.


Assinaturas


Este Trabalho de Graduação é resultado dos esforços do aluno Rodrigo Camarotti Ferreira da Rocha, sob a orientação do professor Manoel Eusébio de Lima, sob o título de “Implementação de Módulo DSP em FPGA, utilizando o barramento PCI, para soluções de alto desempenho”. Todos abaixo estão de acordo com o conteúdo deste documento e os resultados deste Trabalho de Graduação.


___________________________________________________

Manoel Eusébio de Lima (orientador)


___________________________________________________

Rodrigo Camarotti Ferreira da Rocha (aluno)


Resumo


Aplicações que tem demandado cada vez mais da capacidade de processamento dos Processadores vêm se tornando cada vez mais numerosas. Diversas áreas do conhecimento possuem esse tipo de aplicação (High Performance Computing Applications), por exemplo, a análise financeira, a mineração de dados, as imagens médicas, a computação científica, etc. Os sistemas cluster computing são atualmente os sistemas HPC mais utilizados, devido seu baixo custo. A utilização de FPGAs nesses sistemas vem surgindo como uma melhoria bastante significativa devido algumas características dos FPGAs, como seu paralelismo, maior largura de banda no acesso a memória e seu poder de customização.

Dessa forma este trabalho tem como objetivo desenvolver um módulo DSP em FPGA utilizando o barramento PCI, que é um barramento bastante utilizado em sistemas HPC.


Índice


1 Introdução 9

2 Conceitos Básicos 11

2.1 FPGA 11

2.1.1 Introdução 11

2.1.2 Arquitetura 14

2.2 Ambientes Reconfiguráveis 17

2.3 HPC 18

2.3.1 Introdução 18

2.3.2 Utilização de FPGA em HPC 21

2.4 Filtro FIR 23

2.4.1 Características 24

2.4.2 Propriedades 25

3 O barramento PCI 26

3.1 Introdução 26

3.2 Características 26

3.3 Sinais do PCI 27

3.3.1 Sistema 28

3.3.2 Endereço e dados 28

3.3.3 Controle de Interface 29

3.3.4 Arbitragem 30

3.3.5 Sinalização de Erro 30

3.3.6 Interrupção 30

3.3.7 Extensão de 64-bits 30

3.4 Protocolo PCI 31

3.4.1 Comandos 31

3.4.2 Transações de escrita e leitura básicas 33

3.4.3 Uso do byte enable 36

3.4.4 Uso do AD[1..0] durante a fase de endereçamento 36

3.4.5 Temporização do DEVSEL# 38

3.4.6 Latência do IRDY#/TRDY# 39

3.4.7 Terminação de Transação – Master 40

3.4.8 Terminação de Transação – Target 40

3.4.8.1 Retry – Uma transação atrasada. (Delayed transaction) 41

3.4.8.2 Desconexão 43

3.4.8.3 Target Abort 45

3.5 Espaço de Configuração 45

3.5.1 Registrador Command: 47

3.5.2 Registrador Status 49

3.5.3 Registrador Base Address (Base Address Register – BAR) 51

4 O projeto 52

4.1 Core PCI 54

4.1.1 Descrição dos sinais 54

4.1.1.1 Requisitos Especiais 63

4.1.2 Orientações Gerais no desenvolvimento da Aplicação 64

4.1.2.1 Entendendo o pipeline dos sinais 64

4.1.2.2 Mantenha tudo registrado 65

4.1.2.3 Reconhecendo sinais Timing-Critical 66

4.1.2.4 Faça apenas modificações permitidas 66

4.1.3 Customizando a Interface 67

4.1.3.1 Vendor e Device ID 67

4.1.3.2 Class Code e Revision ID 68

4.1.3.3 Subsystem ID e Subsystem Vendor ID 68

4.1.3.4 Registrador Base Address 69

4.1.4 Transferência de dados e Controle da Interface Target. 70

4.1.4.1 Antes de começar o desenvolvimento 70

4.1.4.2 Sinais da Interface Target 71

4.1.4.3 Decodificando Transações dirigidas ao Target. 74

4.1.4.4 Escrita no Target 75

4.1.4.5 Leituras no Target 75

4.1.4.6 Terminação de transações pelo Target 76

4.1.5 Aplicações Target Only. 77

4.1.5.1 Considerações Lógicas no Projeto. 78

4.1.5.2 Considerações a nível de sistema 78

4.2 A aplicação Desenvolvida 79

5 Conclusão 82

5.1 Resultados Obtidos e Problemas Encontrados 82

5.2 Trabalhos Futuros 84

Referências 84



Lista de Figuras


Figura 1: Computação espacial (a) e temporal (b) da expressão y[i] = w1 • x[i] + w2 • x[i - 1] + w3 • x i - 2] + w4 • x[i - 3]. Implementação de um filtro FIR de 4 taps 14

Figura 2: Componentes do FPGA 15

Figura 3: Estrutura do CLB 15

Figura 4: Estrutura de uma Switch Matrix 16

Figura 5: Gap Tecnológico 19

Figura 6: Evolução da arquitetura dos sistemas HPC 20

Figura 7: Aplicações que requisitam sistemas HPC 21

Figura 8: Arquitetura de filtros FIR 24

Figura 9: Sinais do barramento PCI 28

Figura 10: Waveform de uma transação de leitura. 35

Figura 11: Waveform de uma transação de escrita. 35

Figura 12: Temporização do DEVSEL# 38

Figura 13: Target Retry 42

Figura 14: Desconexão do Target com dados. 43

Figura 15: Desconexão do Target sem dados. 44

Figura 16: Target Abort. 45

Figura 17: Primeiros 64 bytes do espaço de configuração 46

Figura 18: Registrador de Comando 48

Figura 19: Registrador de Status. 50

Figura 20: Registrador Base Address. 52

Figura 21: Diagrama de Bloco do Kit de Desenvolvimento 53

Figura 22: Placa do Kit de Desenvolvimento da Avnet 53

Figura 23: Diagrama de Bloco do core PCI. 55

Figura 24: Sinais do core PCI. 56

Figura 25: Pipeline dos sinais. 65

Figura 26: Exemplo de conexão de um registrador. 71

Figura 27: Transação de Escrita no Target 75

Figura 28: Transação de Leitura no target 76

Figura 29: Arquitetura do filtro de Hanning. 80

Figura 30: Gráficos do filtro de Hanning. 81



Lista de Tabelas


Tabela 1: Aceleração de algoritmos através da utlização de FPGA 23

Tabela 2: Comandos do barramento PCI 33

Tabela 3: Comportamento do dispositivo target durante varias fase de transferências de dados. 37

Tabela 4: Concordância entre o C/BE# e AD[1..0]. 37

Tabela 5: Drescrição dos bits do Registrador de Comando. 49

Tabela 6: Descrição dos bits do Registrador de Status. 51

Tabela 7: Sinais da Aplicação do Usuário. 56

Tabela 8: Sinais da Interface Master. 78



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